`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2025/03/03 10:05:21
// Design Name: 
// Module Name: top
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module top(
    input           i_clk   ,
    input           i_rst   ,
    input           i_in    ,
    output          o_out
);

wire dout ;
reg ro_out;

assign o_out = ro_out;

always @(posedge i_clk , posedge i_rst) begin
    if(i_rst)
        ro_out <= 'd0;
    else 
        ro_out <= dout;   
end

delay2clk delay2clk_u0(
    .i_clk  (i_clk  )    ,
    .i_rst  (i_rst  )    ,
    .i_in   (i_in   )    ,
    .o_out  (dout   )
);

endmodule
